本發(fā)明涉及集成電路，尤其涉及一種補(bǔ)償模塊及小數(shù)分頻鎖相環(huán)電路。
背景技術(shù)：
1、鎖相環(huán)是射頻系統(tǒng)的重要組成部分。為了獲取更好地噪聲性能和更高的頻率分辨率，鎖相環(huán)希望能夠?qū)崿F(xiàn)較低的分頻比、較大的濾波器帶寬以及高頻率分辨率的小數(shù)分頻。數(shù)字鎖相環(huán)由于其與數(shù)字兼容性好、適應(yīng)低電源電壓等在深亞微米工藝越來越受到重視。一般來說，小數(shù)分頻鎖相環(huán)需要有一個(gè)sdm調(diào)制器，該調(diào)制器輸出一個(gè)隨機(jī)變化的整數(shù)序列，該整數(shù)序列在時(shí)域上的平均值為0.f，其中f為分頻比的小數(shù)部分，該序列加上一個(gè)固定的整數(shù)n，而后輸給分頻器的分頻控制字上，即可實(shí)現(xiàn)n.f的小數(shù)分頻比。由于sdm調(diào)制器輸出的整數(shù)序列的變化范圍非常大，例如一般采用的mash1-1-1結(jié)構(gòu)的sdm調(diào)制器輸出整數(shù)序列范圍為-3～4之間，這導(dǎo)致鑒頻鑒相器(pfd)輸入相位差變化范圍很大，此即小數(shù)分頻的量化噪聲。該量化噪聲不僅惡化鎖相環(huán)的相位噪聲，還極易引起鎖相環(huán)失鎖。為降低量化噪聲影響，一般需要將濾波器帶寬設(shè)置的很小，以濾除量化噪聲，而這會(huì)導(dǎo)致鎖相環(huán)鎖定時(shí)間過長(zhǎng)且壓控振蕩器(voltage-controlled?oscillator，vco)噪聲貢獻(xiàn)大。
2、相位插值器的使用可以有效降低量化噪聲，其原理是可以將vco的輸出延遲0到tvco之間的任意相位，tvco為vco的周期，且延遲的相位是離散的而非連續(xù)的。如果延遲的相位的最小步長(zhǎng)是360/n，那么量化噪聲可以降低n倍。如此濾波器帶寬可以適當(dāng)增大而不擔(dān)心量化噪聲的影響。圖1是現(xiàn)有技術(shù)中帶有相位插值器的鎖相環(huán)的電路示意圖。參照?qǐng)D1，包括相位插值器(phase?interpolator，pi)、調(diào)制器(圖中未示出)、時(shí)間數(shù)字轉(zhuǎn)換器(timeto?digital?invertor，tdc)、數(shù)字濾波器(digital?loop?filter，dlf)、數(shù)控振蕩器(digital?controlled?oscillator，dco)、分頻器(div)、累加器(acc)和小數(shù)分頻數(shù)字控制模塊(dig)，相位插值器的使用會(huì)帶來一個(gè)新的問題，即線性度問題。若線性度很差，則雖然其改善了量化噪聲，但是又會(huì)制造新的雜散。
3、因此，有必要提供一種新型的補(bǔ)償模塊及小數(shù)分頻鎖相環(huán)電路以解決現(xiàn)有技術(shù)中存在的上述問題。
技術(shù)實(shí)現(xiàn)思路
1、本發(fā)明的目的在于提供一種補(bǔ)償模塊及小數(shù)分頻鎖相環(huán)電路，以補(bǔ)償小數(shù)分頻鎖相環(huán)電路的非線性和量化噪聲中的至少一種。
2、為實(shí)現(xiàn)上述目的，本發(fā)明的所述補(bǔ)償模塊，應(yīng)用于小數(shù)分頻鎖相環(huán)電路，所述補(bǔ)償模塊包括若干寄存器、選擇輸出單元和殘差單元，所述選擇輸出單元包括若干輸入端，若干所述寄存器的輸出端與所述選擇輸出單元的若干輸入端一一對(duì)應(yīng)連接，所述殘差單元的第一輸入端與所述選擇輸出單元的輸入端連接，所述殘差單元的第二輸入端用于與所述時(shí)間數(shù)字轉(zhuǎn)換器的輸出端連接。
3、可選地，所述小數(shù)分頻鎖相環(huán)電路包括相位插值器和時(shí)間數(shù)字轉(zhuǎn)換器，若干所述寄存器中分別存儲(chǔ)所述相位插值器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出。
4、可選地，所述小數(shù)分頻鎖相環(huán)電路包括調(diào)制器和時(shí)間數(shù)字轉(zhuǎn)換器，若干所述寄存器中分別存儲(chǔ)所述調(diào)制器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出。
5、可選地，所述小數(shù)分頻鎖相環(huán)電路包括相位插值器、調(diào)制器和時(shí)間數(shù)字轉(zhuǎn)換器，若干所述寄存器中分別存儲(chǔ)所述調(diào)制器和所述調(diào)制器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出。
6、可選地，所述小數(shù)分頻鎖相環(huán)電路包括相位插值器、分頻器、調(diào)制器和時(shí)間數(shù)字轉(zhuǎn)換器，部分所述存儲(chǔ)中分別存儲(chǔ)所述相位插值器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出，剩余部分所述寄存器中分別存儲(chǔ)所述調(diào)制器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出。
7、本發(fā)明還提供了一種小數(shù)分頻鎖相環(huán)電路，包括相位插值器、調(diào)制器、時(shí)間數(shù)字轉(zhuǎn)換器、數(shù)字濾波器、數(shù)控振蕩器、分頻器、累加器、小數(shù)分頻數(shù)字控制模塊和所述補(bǔ)償模塊，所述時(shí)間數(shù)字轉(zhuǎn)換器的輸出端與所述殘差單元的第二輸入端連接，所述殘差單元的輸出端與所述數(shù)字濾波器的輸入端連接，所述數(shù)字濾波器的輸出端與所述數(shù)控振蕩器的輸入端連接，所述數(shù)控振蕩器的輸出端與所述相位插值器的第一輸入端連接，所述相位插值器的輸出端與所述分頻器的第一輸入端連接，所述調(diào)制器的輸出端與所述分頻器的第二輸入端連接，所述分頻器的輸出端與所述時(shí)間數(shù)字轉(zhuǎn)換器的第一輸入端、所述小數(shù)分頻數(shù)字控制模塊的輸入端和所述累加器的第一輸入端連接，所述小數(shù)分頻數(shù)字控制模塊的的輸出端與所述累加器的第二輸入端連接，所述累加器的輸出端與所述相位插值器的第二輸入端連接，所述時(shí)間數(shù)字轉(zhuǎn)換器的第二輸入端用于接時(shí)鐘信號(hào)。
8、本發(fā)明的有益效果在于：所述補(bǔ)償模塊包括若干寄存器、選擇輸出單元和殘差單元，所述選擇輸出單元包括若干輸入端，若干所述寄存器的輸出端與所述選擇輸出單元的若干輸入端一一對(duì)應(yīng)連接，所述殘差單元的第一輸入端與所述選擇輸出單元的輸入端連接，所述殘差單元的第二輸入端用于與所述時(shí)間數(shù)字轉(zhuǎn)換器的輸出端連接，將所述補(bǔ)償模塊應(yīng)用于小數(shù)分頻鎖相環(huán)電路，能夠補(bǔ)償小數(shù)分頻鎖相環(huán)電路的非線性和量化噪聲中的至少一種。
1.一種補(bǔ)償模塊，應(yīng)用于小數(shù)分頻鎖相環(huán)電路，其特征在于，包括若干寄存器、選擇輸出單元和殘差單元，所述選擇輸出單元包括若干輸入端，若干所述寄存器的輸出端與所述選擇輸出單元的若干輸入端一一對(duì)應(yīng)連接，所述殘差單元的第一輸入端與所述選擇輸出單元的輸入端連接，所述殘差單元的第二輸入端用于與所述時(shí)間數(shù)字轉(zhuǎn)換器的輸出端連接。
2.根據(jù)權(quán)利要求1所述的補(bǔ)償模塊，其特征在于，所述小數(shù)分頻鎖相環(huán)電路包括相位插值器和時(shí)間數(shù)字轉(zhuǎn)換器，若干所述寄存器中分別存儲(chǔ)所述相位插值器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出。
3.根據(jù)權(quán)利要求1所述的補(bǔ)償模塊，其特征在于，所述小數(shù)分頻鎖相環(huán)電路包括調(diào)制器和時(shí)間數(shù)字轉(zhuǎn)換器，若干所述寄存器中分別存儲(chǔ)所述調(diào)制器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出。
4.根據(jù)權(quán)利要求1所述的補(bǔ)償模塊，其特征在于，所述小數(shù)分頻鎖相環(huán)電路包括相位插值器、調(diào)制器和時(shí)間數(shù)字轉(zhuǎn)換器，若干所述寄存器中分別存儲(chǔ)所述調(diào)制器和所述調(diào)制器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出。
5.根據(jù)權(quán)利要求1所述的補(bǔ)償模塊，其特征在于，所述小數(shù)分頻鎖相環(huán)電路包括相位插值器、分頻器、調(diào)制器和時(shí)間數(shù)字轉(zhuǎn)換器，部分所述存儲(chǔ)中分別存儲(chǔ)所述相位插值器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出，剩余部分所述寄存器中分別存儲(chǔ)所述調(diào)制器在不同輸出時(shí)，所述時(shí)間數(shù)字轉(zhuǎn)換器在目標(biāo)時(shí)間內(nèi)的平均輸出。
6.一種小數(shù)分頻鎖相環(huán)電路，其特征在于，包括相位插值器、調(diào)制器、時(shí)間數(shù)字轉(zhuǎn)換器、數(shù)字濾波器、數(shù)控振蕩器、分頻器、累加器、小數(shù)分頻數(shù)字控制模塊和如權(quán)利要求1～5任意一項(xiàng)所述的補(bǔ)償模塊，所述時(shí)間數(shù)字轉(zhuǎn)換器的輸出端與所述殘差單元的第二輸入端連接，所述殘差單元的輸出端與所述數(shù)字濾波器的輸入端連接，所述數(shù)字濾波器的輸出端與所述數(shù)控振蕩器的輸入端連接，所述數(shù)控振蕩器的輸出端與所述相位插值器的第一輸入端連接，所述相位插值器的輸出端與所述分頻器的第一輸入端連接，所述調(diào)制器的輸出端與所述分頻器的第二輸入端連接，所述分頻器的輸出端與所述時(shí)間數(shù)字轉(zhuǎn)換器的第一輸入端、所述小數(shù)分頻數(shù)字控制模塊的輸入端和所述累加器的第一輸入端連接，所述小數(shù)分頻數(shù)字控制模塊的的輸出端與所述累加器的第二輸入端連接，所述累加器的輸出端與所述相位插值器的第二輸入端連接，所述時(shí)間數(shù)字轉(zhuǎn)換器的第二輸入端用于接時(shí)鐘信號(hào)。